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今天來介紹一下基于ADSP-21369的實(shí)驗(yàn)教學(xué)系統(tǒng)的DSP處理器設(shè)計(jì)，DSP處理器設(shè)計(jì)是本套實(shí)驗(yàn)教學(xué)系統(tǒng)的核心，本課題選定的ADSP-21369處理能力強(qiáng)，時(shí)鐘頻率較高，外設(shè)接口豐富，能夠很好的滿足實(shí)驗(yàn)教學(xué)系統(tǒng)的需要，其硬件電路主要從以下幾方面進(jìn)行設(shè)計(jì)。
（1）系統(tǒng)時(shí)鐘
系統(tǒng)時(shí)鐘是任何系統(tǒng)能夠正常運(yùn)行的關(guān)鍵，系統(tǒng)時(shí)鐘包括內(nèi)核時(shí)鐘和外圍時(shí)鐘，其中內(nèi)核時(shí)鐘是CPU的工作時(shí)鐘，外圍時(shí)鐘是外圍器件的工作時(shí)鐘。處理器的內(nèi)核時(shí)鐘CCLK為同步內(nèi)部存儲(chǔ)器、處理器內(nèi)核以及串行端口提供時(shí)鐘信號(hào)。在復(fù)位的過程中，可以通過CLKCFG1-0管腳設(shè)置處理器內(nèi)核時(shí)鐘頻率與外部時(shí)鐘頻率（CLKIN）的比值，參見表1。
表1 內(nèi)核時(shí)鐘和CLKIN的比值
Table 1 The ratio between the core clock and CLKIN
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CLK_CFG1-0 |
內(nèi)核時(shí)鐘與CLKIN比 |
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00 01 10 11 |
6:1 32:1 16:1 保留 |
處理器內(nèi)部時(shí)鐘轉(zhuǎn)換速率比系統(tǒng)輸入時(shí)鐘（CLKIN）轉(zhuǎn)換率更高。為了產(chǎn)生內(nèi)核時(shí)鐘，處理器使用了內(nèi)部鎖相環(huán)路（PLL），基于PLL可以將系統(tǒng)時(shí)鐘信號(hào)與處理器內(nèi)部時(shí)鐘之間的相位差減到最小。需要注意的是各種時(shí)鐘周期的定義是CLKIN的函數(shù)，適當(dāng)?shù)谋嚷士刂迫绫?和表3所示。
表2 ADSP-21369時(shí)鐘生成操作
Table 2 the clock generation operation of ADSP-21369
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時(shí)序要求 |
描述 |
計(jì)算 |
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CLKIN CCLK |
輸入時(shí)鐘 內(nèi)核時(shí)鐘 |
1/tCK 1/tCCLK |
表2中，CCLK定義為：fCCLK= (2 x PLLM x fINPUT) / (2 x PLLN) 其中，fCCLK= CCLK頻率，PLLM = 編程的乘數(shù)，PLLN =編程的除數(shù)。
表3時(shí)鐘周期
Table 3 Clock periods
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時(shí)序要求 |
描述 |
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tCK tCCLK tPCLK tSCLK tSDCLK tSPICLK |
CLKIN時(shí)鐘周期 (處理器)內(nèi)核時(shí)鐘周期 (外設(shè))時(shí)鐘周期=2* tCCLK 串行端口時(shí)鐘周期= tCCLK*SR SDRAM時(shí)鐘周期= tCCLK*SDR SPI時(shí)鐘周期= tCCLK*SPIR |
表3中，SR為串行端口與內(nèi)核時(shí)鐘的比（由DIVx寄存器中的SPORT CLKDIV位決定），SPIR為SPI與內(nèi)核時(shí)鐘的比（由SPIBAUD寄存器設(shè)定來決定），SPICLK為SPI時(shí)鐘，SDR為SDRAM與內(nèi)核時(shí)鐘的比（由PMCTL寄存去的20-18位決定其值）。
外部時(shí)鐘頻率（CLKIN）由外部時(shí)鐘電路供給，外部時(shí)鐘電路可以是晶體電路、晶振電路、可編程時(shí)鐘芯片電路，我們將三種電路做一下對(duì)比：
1）晶體電路最為簡(jiǎn)單，只需晶體和2個(gè)電容，但驅(qū)動(dòng)能力差，不能提供多個(gè)器件使用，頻率范圍小(20KHz-60MHz)，使用時(shí)須注意配置正確的負(fù)載電容，以使輸出的時(shí)鐘頻率精確、穩(wěn)定。
2）晶振電路頻率范圍寬(1MHz-400MHz)，驅(qū)動(dòng)能力強(qiáng)，可為多個(gè)器件使用。但由于晶振頻率不能改變，多個(gè)獨(dú)立的時(shí)鐘需要多個(gè)晶振。另外在使用晶振時(shí)，要注意時(shí)鐘信號(hào)電平，一般晶振輸出信號(hào)電平為5V或3.3V。
3）可編程時(shí)鐘芯片電路由可編程時(shí)鐘芯片、晶體和兩個(gè)外部電容構(gòu)成。有多個(gè)時(shí)鐘輸出，可產(chǎn)生特殊頻率值，適用于多個(gè)時(shí)鐘源的系統(tǒng)，驅(qū)動(dòng)能力強(qiáng)，頻寬最高可達(dá)200MHz，輸出信號(hào)電平一般為5V或3.3V。
在本實(shí)驗(yàn)教學(xué)系統(tǒng)的設(shè)計(jì)中，需要多個(gè)時(shí)鐘輸入，而且對(duì)時(shí)鐘質(zhì)量要求很高，所以從時(shí)鐘質(zhì)量和成本兩方面折中考慮，也為了將來系統(tǒng)穩(wěn)定運(yùn)行后可以方便的提高頻率，本系統(tǒng)選取晶振電路的方式來設(shè)計(jì)時(shí)鐘電路。程序可以設(shè)定通過給CLKIN和XTAL連接必要的元件，使處理器用其內(nèi)部時(shí)鐘產(chǎn)生器。圖2是DSP芯片和晶振元件的連接圖。
圖1 DSP芯片和晶振元件的連接
Figure 1The connection between DSP chip and crystal oscillator
（2）程序加載
在系統(tǒng)上電后，程序是在DSP的RAM中執(zhí)行的，但是RAM中的數(shù)據(jù)掉電后就會(huì)丟失，為了實(shí)現(xiàn)脫機(jī)工作，可以使用程序加載，處理器內(nèi)部存儲(chǔ)器可以通過外部接口從8位EPROM加載、SPI主機(jī)或從機(jī)加載、或者處理器從內(nèi)部加載，加載方式由加載配置引腳確定(BOOT_CFG1–0) (參見表4)。通過SPI控制的加載源，既可以作為主機(jī)，也可以作為從機(jī)，或立即從ROM中開始執(zhí)行。
表4 加載模式選擇
Figure 4 Boot mode selections
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BOOT_CFG1-0 |
加載模式 |
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00 01 10 11 |
SPI從設(shè)備加載 SPI主設(shè)備加載 EPROM/FLASH加載 保留 |
處理器內(nèi)部時(shí)鐘頻率與外部時(shí)鐘頻率的比值（CLKIN）還有系統(tǒng)上電時(shí)的加載方式的選擇是通過開關(guān)SW1配置的，電路圖如圖3所示。
圖2 加載模式和時(shí)鐘比率選擇開關(guān)
Figure 2 Bootload mode and clock ratio selection switch
